S3C2450 에서 VCLK의 duty가 틀어지는 현상

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S3C2450 에서 VCLK의 duty가 틀어지는 현상이 있습니다.

Video Clock Source를 HCLK 또는 LCD video Clock(from EPLL) 중 선택하여

내부에서 dividing 하여 사용할 경우 이같은 현상이 나옵니다.

(2450 LCD controller 쪽 Error로 추정됩니다.)

1. EPLL 의 LCD video Clock divider 를 설정

    SYSCON의 CLKDIV1 레지스터에서 DISPDIV 부분을 설정함(2450 UM 2-28p)

    EPLL 이 96MHz 로 설정되었으면 다음과 같이 VCLK 생성이 가능함

    48 MHz @ DISPDIV = 1

    33 MHz @ DISPDIV = 2

    24 MHz @ DISPDIV = 3

2. clock source를 LCD video Clock 으로 선택(CLKSEL_F = 01)

3. clock source를 direct 모드로 선택(CLKDIR = 0)